Νέα τεχνολογία της AMD υπόσχεται ταχύτερους επεξεργαστές Ryzen με 3D V-Cache

Η AMD φαίνεται να εξετάζει το επόμενο βήμα πέρα από το γνωστό 3D V-Cache, αυτή τη φορά με έμφαση στο πώς μπορεί να διατηρηθεί σταθερό και προβλέψιμο το latency σε μια στοίβα cache. Σε πρόσφατα δημοσιευμένη αίτηση διπλώματος ευρεσιτεχνίας με τίτλο “Balanced Latency Stacked Cache”, περιγράφεται μια προσέγγιση όπου οι κάθετες διασυνδέσεις και η λογική ελέγχου της cache τοποθετούνται με τρόπο που επιδιώκει πιο “ισοκατανεμημένους” χρόνους πρόσβασης στα stacked επίπεδα.

Η ίδια η αίτηση είναι δημόσια διαθέσιμη μέσω Google Patents ως US20260003794A1 και δίνει αρκετές τεχνικές λεπτομέρειες για το σκεπτικό πίσω από την “balanced latency” σχεδίαση. Όπως συμβαίνει γενικά με πατέντες, το κείμενο αποτυπώνει κατευθύνσεις και πιθανές υλοποιήσεις, όχι επιβεβαιωμένο προϊόν ή χρονοδιάγραμμα διάθεσης.

Η ιδέα έχει ενδιαφέρον ειδικά για υλοποιήσεις που αγγίζουν πιο “ευαίσθητα” επίπεδα cache, όπως η L2, όπου τα περιθώρια είναι μικρότερα και η καθυστέρηση πρόσβασης είναι πολύ πιο κρίσιμη. Η στοίβαξη σε τέτοια επίπεδα μπορεί να αυξήσει την απόσταση διασύνδεσης και να φέρει ανομοιομορφίες στο latency, κάτι που η συγκεκριμένη αρχιτεκτονική προσπαθεί να εξομαλύνει.

Χαρακτηριστικά, σε ένα παράδειγμα του εγγράφου αναφέρεται ότι η πρόσβαση σε τυπική L2 1MB μπορεί να πέσει έως τους 12 κύκλους από έως τους 14, με στόχο να περιοριστούν οι διαφορές ανάλογα με το “πού” βρίσκεται το δεδομένο μέσα στη στοίβα. Αν μια τέτοια προσέγγιση ωριμάσει, θα μπορούσε να ενισχύσει επιδόσεις και ενεργειακή απόδοση σε σενάρια που εξαρτώνται από γρήγορο cache access. Παρ’ όλα αυτά, δεν υπάρχει καμία εγγύηση ότι η τεχνολογία θα υλοποιηθεί σε εμπορικό προϊόν, ή πότε.

Πηγές

• US20260003794A1, Balanced Latency Stacked Cache , Google Patents